IC Front-End · FPGA · RTL · SystemVerilog

专为
ASIC 与 FPGA 工程师打造的 AI 助手

深度调教LLM以成为专业的 IC 前端与 FPGA 辅助设计工具
从架构规划、RTL 生成到仿真调试迭代，全流程一体化 IDE
成熟且强大的CBB库，进一步提升开发效率和无与伦比的质量
i2c_master_design.md
Schem generating...
Todo List
0/6
rtl/ad4020_timing_gen.v: SCK divider (DIV_HALF counter, gated) + tCONV wait counter
rtl/ad4020_shift_engine.v: 16-bit tx_shift (SCK↓ shift out SDI) + 20-bit rx_adc capture
rtl/ad4020_fsm.v: 8-state FSM: IDLE/CNV_HIGH/WAIT_CONV/CNV_LOW/READ_ADC...
rtl/ad4020_ctrl.v: Top-level instantiates timing_gen, shift_engine, fsm; exports user interface
tb/tb_ad4020_ctrl.sv: SPI Slave behavioral model, verifies ADC read / register R/W
sim/filelist.f: Compile & run simulation, verify waveform matches design spec
Design ↵

三大模式，覆盖完整设计流程

genRTL 从规格书到验证 RTL，打通数字设计全流程。

Spec → Design.md

Schem 模式

架构方案设计

根据电路 Spec 自动生成结构化 Markdown 方案文档，划分一级模块，定义输入输出接口，并以 WaveDrom JSON 格式描述接口时序波形。每一个架构决策都有据可查、可版本管理。

Design Plan0/4
timing_gen.v
shift_engine.v
fsm.v
ctrl.v (top)
Design ↵
Design.md → .sv 文件

Agent 模式

RTL 代码生成

基于方案文档和自然语言提示词，自动生成生产级 Verilog / SystemVerilog RTL 代码。支持状态机、流水线、多模块层次等典型 RTL 结构，代码直接写入工作区文件。

module uart_tx (
input logic clk,
input logic [7:0] data,
output logic tx
);
// Auto-generated FSM
.sv → 验证收敛

Debug 模式

仿真驱动迭代调试

编写断言 → 运行仿真 → 分析 log → 修改 RTL，自动化多轮迭代直至功能收敛。assertion_armed 闸门机制确保每次修改前断言有效，杜绝无效盲改。

assert property
(p_valid_ack) else
$error("ACK fail");
✗ FAIL at 1240ns
→ Patching RTL...
✓ PASS — converged
CBB Marketplace

强大的 CBB 组件库

genRTL 提供丰富的经过验证、可直接用于生产的可配置构建模块（CBB）库。跳过重复性工作，专注于你独特的设计挑战。

版本化管理
每个 CBB 采用语义化版本控制，确保兼容性和可复现性
丰富的 IP 核
UART、SPI、I2C、Memory 控制器等，持续扩充中
多仿真器兼容
兼容 ModelSim、VCS、Iverilog、Verilator 等主流仿真器
按需计费
灵活定价 — 只为实际使用的 CBB 付费
UART 16550 Compatible
cbb_uart_16550
v1.2.0Verilog 2001UARTAPBFIFO
modelsimvcsiverilog
SPI Master Controller
cbb_spi_master
v1.0.0SV 2012SPIAHB
modelsimvcsverilator
I2C Slave Interface
cbb_i2c_slave
v2.1.0SV 2012I2CAPB
modelsimvcs

从 Spec 到验证，一个工具全搞定

告别工具跳转。genRTL 把规格书到仿真验证的完整闭环集成进一个 IDE。

1
Schem 模式
Spec → 架构方案文档
circuit.spec → i2c_master_design.md
2
Agent 模式
方案文档 → RTL 代码
design.md → i2c_master.sv
3
Debug 模式
RTL → 验证收敛
i2c_master.sv → ✓ verified
QuestaSim 支持

genRTL 已适配 QuestaSim 仿真验证流程

对于已经使用 Siemens EDA 仿真工具链的团队，genRTL 可以更自然地接入现有 RTL 编译、仿真与调试习惯，让 AI 生成和修复直接落到熟悉的验证闭环里。

支持面向仿真结果的调试与验证闭环
更适合已经采用 Siemens QuestaSim / Questa 的 RTL 团队
便于把生成脚本接入现有验证环境与工程流程
使用前建议

在使用 genRTL 之前，建议先安装并验证本机的 QuestaSim 环境，确保 `vsim`、`vlog` 等命令可正常使用。

vsim -version
QuestaSim 调试流程示意图
Siemens QuestaSim / Questa
面向调试的仿真工作流，能够更自然地接入 genRTL 的验证闭环。

受硬件工程师信赖

"genRTL 彻底改变了我们的 RTL 开发流程。从规划到实现，AI 辅助让代码质量和开发效率都提升了数倍。"

张伟
FPGA 架构师, 某半导体公司

"最出色的硬件设计工具。CBB 组件库让我们避免了重复造轮子，Plan-Implement-Repair 工作流非常自然。"

李明
数字 IC 设计工程师

"作为硬件验证工程师，genRTL 的自动化测试用例生成功能为我节省了大量时间。代码质量很高，注释清晰。"

王芳
验证工程师, 某芯片独角兽

"genRTL 让硬件设计变得更有趣。你不再需要翻阅一页页手册，而是更专注于你真正想要实现的功能。"

陈杰
SoC 架构师
AI RTL generation

genRTL 是什么？

genRTL 是面向硬件工程师的 AI 原生 RTL 设计 IDE。它可以将电路规格书和设计文档转化为 Verilog/SystemVerilog RTL，结合仿真日志与断言进行调试修复，并通过 CBB/IP 复用加速 ASIC 与 FPGA 开发流程。

genRTL 是什么？

genRTL 是面向 ASIC、FPGA、数字 IC 前端与 RTL 工程师的 AI RTL 生成与验证 IDE。

genRTL 能生成 Verilog RTL 吗？

可以。genRTL 支持从规格说明、模块需求和设计文档生成 Verilog RTL，并辅助补全 testbench 与仿真检查。

genRTL 支持 SystemVerilog 吗？

支持。genRTL 可用于生成和修改 SystemVerilog RTL、接口、断言和验证相关代码。

genRTL 适合 FPGA 设计吗？

适合。genRTL 面向 FPGA 工程师提供 RTL 生成、模块规划、仿真调试和可复用 CBB/IP 工作流。

genRTL 适合 ASIC 数字前端设计吗？

适合。genRTL 覆盖 ASIC 数字前端常见的架构规划、RTL 实现、assertion 验证和仿真驱动修复流程。

genRTL 如何进行 RTL 调试？

genRTL 可以结合仿真日志、断言失败、波形线索和设计上下文定位 RTL 问题，并生成修复建议或代码补丁。

genRTL 是否支持 QuestaSim、VCS、Verilator？

genRTL 面向 QuestaSim、VCS、Verilator、Iverilog 等常见仿真工作流组织 RTL 生成、检查和调试过程。

genRTL 和通用 AI 编程助手有什么区别？

genRTL 专注硬件 RTL 场景，理解 Verilog/SystemVerilog、仿真日志、assertion、CBB/IP 复用和 ASIC/FPGA 工程流程。

立即试用 genRTL

加入数千名硬件工程师，体验 AI 辅助的 RTL 设计